1 Einführung
1.1 Darstellung von Zahlen, Zahlensysteme
1.1.1 Arithmetische Operationen
1.1.2 Darstellung negativer Zahlen
1.1.3 Darstellung reeller Zahlen (Gleitpunktzahlen)
1.1.4 Darstellung alphanumerischer Zeichen
1.2 Parallele und serielle Verarbeitung; Grundstruktur des von Neumann-Rechners

2 Definition Rechnerarchitektur
2.1 Allgemeiner Aufbau
2.2 Architekturen
2.2.1 Von Neumann-Architektur
2.2.2 Harvard-Architektur

3 Strukturierung der Hardware
3.1 Von der Logikeinheit zum Mikroprozessor
3.2 Aufbau der Zentraleinheit
3.2.1 Steuerwerk
3.2.2 Rechenwerk
3.2.3 Registersatz
3.2.4 Adresswerk
3.2.5 Systembus-Schnittstelle
3.2.6 Interne Bus-System

4 Zeitverhalten der Bus-Signale
4.1 Synchroner Systembus
4.2 Halbsynchroner Systembus
4.3 Asynchroner Systembus
4.4 Multiplexbus
4.5 Speicher- und peripheriebezogene Buszyklen

5 Behandlung von Ausnahmesituationen
5.1 Ablauf der Ausnahmebehandlung
5.2 Prozessorexterne Ursachen für Ausnahmesituationen
5.3 Prozessorinterne Ursachen für Ausnahmesituationen
5.4 Ermittlung der Startadresse der Service-Routinen
5.5 Behandlung mehrerer Interrupt-Quellen
5.5.1 Polling-Methode
5.5.2 Interrupt-Vektor-Tabelle
5.5.3 Kodierte Interrupt-Anforderungen (Autovector Interrupts)
5.5.4 Uncodierte Interrupts; Daisy-Chain
5.5.5 Interrupt-Controller

6 Aufbau von Arbeits- und Programmspeicher
6.1 Begriffsdefinitionen
6.2 Organisation von Speicherbausteinen
6.3 Dynamische RAM-Bausteine
6.4 Pseudo-statische RAM-Bausteine
6.5 Organisation des Arbeitsspeichers
6.5.1 Speicherbelegungsplan (Memory Map)
6.5.2 Adressdecodierung
6.5.3 Modularer Speicheraufbau

7 Systembausteine
7.1 Nicht programmierbare Systemsteuerbausteine
7.1.1 Taktgeneratoren
7.1.2 Bus-Steuerbausteine
7.1.3 Bus-Arbiter
7.2 Programmierbare Systemsteuerbausteine
7.2.1 Anschluss an den Systembus
7.2.2 Prinzipieller Aufbau
7.2.3 Zeitgeber-Zähler-Bausteine
7.2.4 Echtzeit-Uhren-Bausteine
7.3 Externe Schnittstellen
7.3.1 Bausteine für parallele Schnittstellen
7.3.2 Centronics-Schnittstelle
7.3.3 Bausteine für serielle Schnittstellen
7.3.4 V.24-RS232-Schnittstelle
7.4 ATA-Schnittstelle
7.4.1 ATA-2
7.4.2 ATA-3

8 Direkter Speicherzugriff (DMA)
8.1 Prinzip des direkten Speicherzugriffs
8.2 Aufbau eines DMA-Controllers
8.3 Zeitverlauf der DMA-Übertragung

9 Pufferspeicher (Cache)
9.1 Lese- und Schreibzugriffe
9.2 Cache-Strukturen
9.2.1 Vollassoziativer Cache
9.2.2 Direct-Mapped-Cache
9.2.3 n-Way-Set-Associative-Cache
9.3 Anbindung des Caches an den Systembus

10 Virtueller Speicher
10.1 Segmentierung
10.2 Seitenverwaltung (Paging)
10.3 Segmentierung mit Seitenverwaltung
10.4 Speicherschutz
10.5 Virtuelle und reale Cache-Adressierung

11 Coprozessoren
11.1 Arithmetik-Prozessoren
11.1.1 Das Steuerwerk
11.1.2 Der Registersatz
11.1.3 Das Rechenwerk
11.2 Datentypen und Befehle

12 RISC-Prozessoren
12.1 Eigenschaften von RISC-Prozessoren
12.2 Aufbau von RISC-Prozessoren
12.3 Befehlssatz und Befehlsverarbeitung

13 ColdFire-Prozessoren
13.1 MCF5206-Merkmale
13.2 Funktionsblöcke
13.3 ColdFire-Kern
13.3.1 Prozessor Pipelines
13.3.2 Programmiermodell
13.3.3 Zusammenfassung des MAC-Registers
13.3.4 Zusammenfassung der Adressierungsarten
13.3.5 Instruction Cache
13.3.6 Internes SRAM
13.3.7 DRAM-Controller
13.3.8 DUART-Module
13.3.9 Timer Module
13.3.10 System-Interface
13.3.11 Externes Bus-Interface
13.3.12 Chip Selects
13.3.13 8 Bit Parallel Port
13.3.14 Interrupt-Controller
13.3.15 System-Schutz
13.4 Wichtige Bus-Signale
13.4.1 Adressbus
13.4.2 Adressbus (A[27:24] /CS[7:4] /WE[0:3])
13.4.3 Adressbus (A[23:0])
13.4.4 Datenbus (D[31:0])
13.4.5 Chip-Selects
13.4.6 Byte Write Enables (/WE[0:3])
13.4.7 Interrupt Kontroll-Signale
13.5 Bus-Kontroll-Signale
13.5.1 Read / Write (R/W) Signal
13.5.2 Size(SIZ[l:O])
13.5.3 Transfer Type (TT[ 1:0])
13.5.4 Access Type and Mode (ATM)
13.5.5 Transfer Start (/TS)
13.5.6 Transfer Acknowledge (/TA)
13.5.7 Asynchronous Transfer Acknowledge (/ATA)
13.5.8 Transfer Error Acknowledge (/TEA)
13.6 DRAM-Controller-Signale
13.6.1 Row-Address-Strobe (/RAS[l:0])
13.6.2 Column-Address-Strobe(/CAS[3:0])
13.6.3 DRAM Write (DRAMW)
13.7 Exception-Verarbeitung
13.8 Instruction Cache
13.8.1 Physikalischer Aufbau des Instruction Cache
13.8.2 Instruction Cache-Operationen
13.9 Busoperationen
13.9.1 Bus-Größen

14 Intel Pentium-Prozessoren
14.1 Pentium II
14.1.1 Bussystem des Pentium II
14.1.2 Pentium II Caches
14.1.3 Super Pipeline-Architektur
14.1.4 Code-Fetch
14.1.5 Decoder
14.1.6 Register Renaming
14.1.7 Out-of-Order-Execution (Dynamic Execution)
14.1.8 Retirement Unit (Befehlsabschluss)
14.1.9 Branch Prediktion
14.2 Intel Pentium III
14.2.1 Pentium III-Leistungsmerkmale
14.2.2 Internet Streaming SIMD Extension (ISSE)
14.2.3 Tualatin-Version des Pentium III
14.3 Intel Pentium 4
14.3.1 Prozessor-Architektur
14.4 Intel NetBurst-Mikroarchitektur
14.4.1 Prozessor-Architektur im Vergleich zur Mikroarchitektur
14.4.2 Intel NetBurst-Mikroarchitektur für Xenon- und Pentium4-Prozessoren
14.4.3 Ständiger Betrieb der Hochfrequenzeinheiten (gegenüber Sittingldle)
14.4.4 Single Instruction Multiple Data (SIMD)
14.5 Leistungsmerkmale

15 Itanium-Prozessoren
15.1 Leistungsmerkmale
15.2 EPIC-Verarbeitungszeit
15.3 Beseitigung bisheriger Architekturbeschränkungen
15.4 Reduzierte Wartezeiten bei der Programmausführung
15.5 Anwenderprogramme ohne Neucompilierung

16 Skalierbare Prozessoren
16.1 Überblick
16.2 Architektur
16.2.1 Integer Unit
16.2.2 Floating-Point-Unit (FPU)
16.2.3 Coprozessor

17 MikroController
17.1 Speichersysteme in MikroControllern
17.2 Architektur von MikroControllern
17.3 Peripherieeinheiten von MikroControllern
17.3.1 Watchdog
17.3.2 Analog-Digital-Umsetzer
17.4 Mikrocontroller ADu€ 812
17.4.1 A/D und D/A-Umsetzer
17.4.2 Speicherverteilung
17.4.3 ADC-Stromkreis-Informationen
17.4.4 ADC-Übertragungsfunktion
17.4.4.1 ADCCON2-Register
17.4.5 Kalibrierung
17.4.6 ADC-Betriebsarten
17.4.7 Nichtflüchtiger Flash- Speicher
17.4.8 Verwendung des Flash/EE-Datenspeichers
17.4.8.1 ECONFlash/EE-Speichersteuerung-SFR
17.4.9 Interrupt-System
17.4.10 On-Chip Peripherie
17.4.11 Special Function Register (SFR)
17.5 Mikrocontroller MSP 430
17.5.1 CPU
17.5.2 Befehlssatz
17.5.3 Betriebsarten des MSP 430
17.5.4 Interrupt-Vektoren und Spezialfunktionsregister
17.5.5 Boot ROM mit Bootstrap-Loader
17.5.6 Flash-Speicher
17.5.7 On-Chip Peripherie
17.5.8 Digitale I/O
17.5.9 Watchdog-Timer
17.5.10 Serielle Schnittstellen
17.5.11 Timer
17.5.12 A/D-Umsetzer

18 Universal Serial Bus-Schnittstelle
18.1 Einleitung
18.1.1 Entwicklungshintergründe
18.1.2 Existierende Technologien
18.1.3 Implementationsziele und Merkmale
18.2 USB-System
18.2.1 Host
18.2.1.1 Hubs
18.2.1.2 Endgeräte mit USB 1.l/USB 2
18.2.2 Bus-Topologie
18.2.3 Allgemeine physikalische Merkmale des USB 1.1 /USB 2
18.2.3.1 Elektrik
18.2.3.2 Mechanik
18.2.3.3 Energieversorgung
18.2.3.4 Bus-Protokoll
18.2.3.5 System-Konfiguration
18.2.4 Datenfluss
18.2.5 USB-Implementationsbereiche
18.2.6 USB-Kommunikationsfluss
18.2.7 Endpunkte
18.2.8 Pipes
18.2.9 Kontroll-Transfers
18.2.10 Isochrone Transfers
18.2.11 Interrupt-Transfers
18.2.12 Bulk-Transfers
18.2.13 NRZI-Verschlüsselung

19 Firewire-Schnittstelle
19.1 Struktureller Aufbau
19.2 Transfers und Transaktionen
19.2.1 Isochrone und asynchrone Übertragung
19.2.2 Schichten des IEEE 1394-Protokolls
19.2.3 Physikalische Schicht
19.2.3.1 Konfiguration, Reset und Identifikation
19.2.4 Sicherungsschicht
19.2.5 Transportschicht
19.2.6 Bus Management

20 SCSI-Bus
20.1 Allgemeines
20.2 Historische Entwicklung
20.3 Eckdaten und Hardware zu verschiedenen Versionen
20.4 SCSI-Busphasen
20.5 SCSI-Bus-Protokoll
20.5.1 Message-System
20.5.2 I/O Prozesse
20.5.3 Asynchronous Event Notification (asynchrone Nachrichten)
20.6 SCSI-Kommandos

Anhang
Einführung in die Assemblerprogrammierung
Darstellung von Programmen
Befehlssatz
Darstellung der Befehlsgruppen

Literaturverzeichnis

Sachwortregister